RC-Filter im FPGA

Hier die VHDL-Version des einfachsten Filters, das wie ein RC-Glied die Eingangswerte gewichtet aufsummiert. Der Implementierungsaufwand ist mit einem einzigen Summenregister überaus simpel im Vergleich zu einem Filter, das den gleitenden Mittelwert bildet und daher Speicher für n zurückliegende Eingangswerte braucht.

Der Filters funktioniert im Grunde wie ein RC-Glied: pro Takt wird vom Summenregister der Eingangswert der alte Mittelwert abgezogen und der neue Eingangswert aufaddiert. Das Summenregister entspricht dem Kondensator, der die Eingangsspannung "sammelt" und aufintegriert.
Die Filterlänge stellt quasi den Widerstand des RC-Gliedes dar. Wenn die Filterlänge 1 ist, dann wird der Eingangswert "geradeaus" auf den Ausgang durchgereicht. Der Widerstand hat in diesem Fall also 0 Ohm.
Je länger der Filter ist, um so weniger wirksam ist der aktuelle Eingangswert, und um so hochohmiger ist der Widerstand im RC-Glied. Bei einer Filterlänge von 2**4 = 16 wirkt der neue Eingangswert nur zu 1/16 auf den Mittelwert.

Und genauso einfach wie ein RC-Glied ist dessen VHDL-Beschreibung:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity filter is
  generic(
    data_width   : positive := 8;  -- Filterlänge ist 2**filter_bits 
    filter_bits  : positive := 4); --> z.B. filter_bits = 4
  port(                            --> Filterlänge = 16                                                        
    clk   : in  std_logic;         --> Gewichtung eines neuen Wertes = 1/16
    inp   : in  std_logic_vector(data_width-1 downto 0);
    outp  : out std_logic_vector(data_width-1 downto 0)); 
end entity filter;

architecture behavioral of filter is

-- das Summenregister entspricht dem Kondensator des RC-Glieds
signal  sum : unsigned(data_width+filter_bits-1 downto 0) := (others=>'0');

-- Mittelwert = höchstwertige data_width Bits der Summe
alias   meanvalue : unsigned(data_width-1 downto 0) is sum(sum'left downto filter_bits); 

begin       

  -- mit jedem Takt von der Summe den alten Mittelwert abziehen und neuen Wert aufaddieren
  sum  <= sum - meanvalue + unsigned(inp) when rising_edge(clk);    

  -- Mittelwert (= linke data_width Bits) ausgeben
  outp <= std_logic_vector(meanvalue);

end architecture behavioral;

Wer so ein Filter in seinem Mikrocontroller verwenden will, der sollte sich die Softwarelösung hier ansehen