Xilinx ISE

Hier ein bebildertes Tutorial als Schritt-für-Schritt Anleitung, wie man

1) mit ISE ein Projekt aufsetzt,

2) den VHDL-Code für eine blinkende LED schreibt,

3) eine Testbench aufsetzt und den Code mit ISIM simuliert

4) die Pinzuordnung mit PlanAhead vornimmt

5) das Ganze implementiert und

6) mit Impact auf das FPGA lädt.

Zum PDF-Download (1,5MB) HIER clicken.

Leider kann die Xilinx-Synthese nur Arrays bis max. 2 Dimensionen. Der Xilinx SXT User Guide dazu:
XST supports multi-dimensional array types of up to two dimensions.
Das ist lästig, wenn man mehr Dimensionen bräuchte, und der Simulator das problemlos mitmacht...

Ein anderer Effekt ist das Initialisieren von Arrays, das in bestimmten Konstellationen einfach nicht klappt und mit einer Meldung wie
Default value is ignored for signal <my_array>
kommentiert wird. Und auch hier: die Simulation läuft tadellos, nur der Synthesizer schafft die Initialisierung nicht...

Glück gehabt: die Rettung naht verkleidet als undokumentierte Syntheseoption: -use_new_parser yes

Der ist zu finden in den Process-Properties, die mit einem Rechtsclick auf Synthesize-XST auswählbar sind. Dort muß dann Property display level: Advanced ausgewählt und in der letzten Zeile bei Other XST Command Line Options der Schalter -use_new_parser yes eingetragen werden.




Mit diesem Schalter ergibt sich dann eine wundersame Wandlung:

  -- XST13: OK  
  TYPE array_typ1 is array (natural range <>) of std_logic;
  TYPE array_typ2 is array (natural range <>, natural range <>) of std_logic;

  -- XST13 default: Fehler  / mit "-use_new_parser yes": OK
  TYPE array_typ3 is array (natural range <>, natural range <>, natural range <>) of std_logic;
  TYPE array_typ4 is array (natural range <>, natural range <>, natural range <>, natural range <>) of std_logic;
  TYPE array_typ5 is array (natural range <>, natural range <>, natural range <>, natural range <>, natural range <>) of std_logic;

Hier der komplette Quelltext dazu: PackageTypedef.vhd

Wenn mit Xilinx ISE ein neues Projekt oder Source-File angelegt wird, fragt der Wizzard nach EA und Bitbreiten. Nach einem Klick auf "DONE" wird dann ein neues Sourcefile angelegt, in dem aber ein riesiger Header und die alten Synopsys-Libs eingebunden sind:

--------------------------------------------------------
-- Company: 
-- Engineer: 
-- 
-- Create Date:    11:21:38 01/04/2010 
-- Design Name: 
-- Module Name:    Defaulttext - Behavioral 
-- Project Name: 
-- Target Devices: 
-- Tool versions: 
-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
--------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Defaulttext is
    Port ( clk : in  STD_LOGIC;
           d : in  STD_LOGIC;
           o : out  STD_LOGIC);
end Defaulttext;

architecture Behavioral of Defaulttext is

begin


end Behavioral;

Das musste ich geändert haben:
Ich will als Standard-Lib die NUMERIC_STD einbinden, die UNISIM soll raus, und der Header etwas verschlankt werden.

ISE Version 13
Hier müssen dazu die beiden TCL-Scripte
C:\Xilinx\ISE_DS\ISE\data\projnav\scripts\dpm_sourceTasks.tcl
C:\Xilinx\ISE_DS\ISE\data\testbnch2.tcl
angepasst werden.

Im Script dpm_sourceTasks.tcl wird die Erzeugung eines neuen VHDL-Sourcecodemodul gesteuert. Hier muss die Prozedur proc dpm_sourceCreateVHDL geändert werden. Hier hat sich im Gegensatz zu früheren Versionen (siehe Beschreibung unten) das $_fs in ein $hFile geändert.

Im testbnch2.tcl wird die Generierung der Testbench gesteuert. Hier hat sich einiges getan, und ich musste erst mal die automatische Reset-Suche pensionieren. Auch die Taktgenerierung hat mir nicht gefallen, so dass sich da ebenso einiges geändert hat.

Damit die Suche nicht so schwer fällt, gibt es hier meine beiden Templates zum Download: IseTemplates.zip



ISE Versionen 9 bis 11
Etwa in der Mitte dieses TCL-Scripts  
C:\Xilinx\data\projnav\scripts\dpm_sourceTasks.tcl
findet sich die Stelle, die angepasst werden muss:

      $_iHdlData GetPorts _portIter
      puts $_fs "----------------------------------------------------------"
      puts $_fs "-- Engineer: Lothar Miller"
      puts $_fs "-- "
      puts $_fs "-- Create Date:    $_ts "
      puts $_fs "-- Design Name: "
      puts $_fs "-- Module Name:    $_entityName - $_archName "
      puts $_fs "----------------------------------------------------------"
      puts $_fs "library IEEE;"
      puts $_fs "use IEEE.STD_LOGIC_1164.ALL;"
      puts $_fs "use IEEE.NUMERIC_STD.ALL;"
      puts $_fs ""

Nach der Änderung dieser Datei kommt beim Erzeugen eines neuen Projekts/Sourcefiles der gewünschte Customer-Header.

--------------------------------------------------------
-- Engineer: Lothar Miller
-- 
-- Create Date:    11:21:38 01/04/2010 
-- Design Name: 
-- Module Name:    Defaulttext - Behavioral 
--------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Defaulttext is
    Port ( clk : in  STD_LOGIC;
           d : in  STD_LOGIC;
           o : out  STD_LOGIC);
end Defaulttext;

architecture Behavioral of Defaulttext is

begin


end Behavioral;

Für die Voreinstellungen beim Erstellen der Testbench werden die Scriptdateien

C:\Xilinx\ISE_DS\ISE\data\testbnch2.tcl

und

C:\Xilinx\ISE_DS\ISE\data\testbnch2.tft

verwendet.