RAM/FIFO

Wer mit Xilinx FPGAs anfängt, der braucht früher oder später mal ein RAM.

Jetzt gibt es in diesen FPGAs zwei Möglichkeiten, ein RAM zu realisieren:

1) als Distributed RAM, bei dem (wertvolle) LUTs als 16x1 Speicherblöcke
zusammengeschaltet werden, oder

2) als BRAM (auch Block-RAM genannt), die je nach FPGA unterschiedlich
große synchrone RAM-Blöcke darstellen

Grundsätzlich wird ein RAM als Array in VHDL so beschrieben:

type speicher is array(0 to (2**Addrbreite)-1) of STD_LOGIC_VECTOR(Wortbreite-1 downto 0);
signal memory : speicher;

Wie kann man aber nun, ausgehend von einer generischen Beschreibung eines RAM-Arrays, steuern welchen RAM-Typ man bekommt?

Es empfiehlt sich aber immer ein Blick in das jeweils aktuelle Handbuch des jeweils verwendeten Synthesizers. Denn der muss aus dieser Beschreibung erkennen, welches RAM denn nun gewollt ist, und die entsprechenden Komponenten instanziieren. Für Xilinx Vivado ist das der Xilinx Vivado Synthesis User Guide UG901. Aber auch im Xilinx Vivado UltraFast Design Methodology Guide UG949 finden sich im Kapitel "RTL Coding Guidelines" beachtenswerte Tipps. Ähnliche Manuals gibt es auch bei den anderen FPGA-Anbietern.

FIFO (First-InFirst-Out) sind Pufferspeicher für den Übergang von schnellen Übertragungspfaden auf langsamere (z.B. USB ==> RS232). Hier werden Daten in einen Ringpuffer eingespeichert, und später mit einer niedrigeren Datenrate ausgelesen.

Alternativ können Daten von einem langsamen Medium zwischengespeichert, und dann in einem Paket auf einem schnelleren Datenpfad übertragen werden.

Ein FIFO wird demzufolge am einfachsten über einen 2^n langen Ringspeicher realisiert, der mit 2 Zählern der Breite n adressiert wird. Ist der Schreibzeiger gleich dem Lesezeiger, dann ist der FIFO leer. Erreicht der Schreibzeiger den Wert des Lesezeigers-1, dann ist der FIFO voll, der Schreibzeiger hat den Lesezeiger quasi "von hinten" eingeholt.