Vektor (0 downto 0)

Was tun, wenn ein std_logic_vector den Bereich (0 downto 0) hat, und dessen Elemente auf andere Signale abgebildet werden müssen?

Die Lösung ist ganz einfach: es wird nur das 0. Element des Vektors verwendet

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity VectAssign is
    Port ( dins  : in  STD_LOGIC;
           dos   : out STD_LOGIC;
           dinv  : in  STD_LOGIC_VECTOR (0 downto 0);
           dov   : out STD_LOGIC_VECTOR (0 downto 0));
end VectAssign ;

architecture Behavioral of VectAssign is
begin
   dov(0) <= not dinv(0) and     dins;
   dos    <=     dinv(0) and not dins;
end Behavioral;

Aus dieser Beschreibung macht die Synthese dann folgendes:

Ergebnis: ANDs mit einem invertiertem Eingang